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16X 데이터 전송 속도
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16X 데이터 전송 속도는 클록 사이클당 16비트의 데이터를 전송합니다. 이는 최근 DRAM에 많이 사용되는 DDR(Double Data Rate) 기술보다 8배 많은 데이터 비트를 전송하며 XDR 메모리의 비트 전송 속도의 두 배에 달하는 양입니다. 이 기술을 통해 XDR2 메모리 시스템은 비교적 낮고 경제적인 시스템 클록 속도에서 최대 12.8Gbps의 데이터 전송 속도로 실행됩니다. |
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32X 데이터 속도
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각 클록 사이클에서 I/O당 32비트의 데이터를 전송합니다. 이는 오늘날의 많은 DRAM 제품에 일반적인 DDR(Double Data Rate) 기술의 16배에 해당하는 데이터 비트입니다. 32X 데이터 속도는 Rambus 테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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APSM(Advanced Power State Management)
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APSM(Advanced Power State Management)은 메모리 시스템 전력을 감소시키고 다양한 저전력 및 활성 작동 모드 사이에서 초고속의 전송 시간을 확보합니다. |
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DBR(Double Bus Rate) 기술
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시스템 클록 속도를 높이지 않더라도 메모리 코어에서 전송 속도를 두 배로 높일 수 있습니다. |
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DDR(Double Data Rate) 쓰기 마스킹
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메모리 컨트롤러가 프로그램된 버스트 길이보다 더 작은 크기의 데이터 주소를 지정하고 쓸 수 있습니다. |
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DRAM에서 DLL/PLL
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입/출력(IO) 타이밍을 최적화시켜 메모리 시스템의 최대 작동 주파수를 향상시킵니다. |
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DRSL
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저전압, 저전력의 차등 신호 전달 표준으로서 XIO™ 셀을 XDR™ DRAM 장치에 연결하는 확장 가능한 다중 GHz의 양방향, Point-to-Point 데이터 버스를 만들 수 있습니다. |
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Enhanced FlexPhase™ 시간 조정
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클록과 데이터에 대한 정교한 온칩 정렬을 통해 신호 간의 유연한 위상 관계를 형성합니다. 보다 개선된 FlexPhase는 10기가비트 이상의 데이터 속도에서 작동하는 고성능 메모리 시스템에 대한 FlexPhase의 감도 및 기능을 향상시킵니다. Enhanced FlexPhase는 Rambus 테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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FDMA(Fully Differential Memory Architecture)
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메모리 컨트롤러와 DRAM 간의 모든 주요 신호 연결에 대한 차등 신호 전달 기술을 통합한 업계 최초의 메모리 아키텍처입니다. FDMA는 고성능 메모리 시스템에서 속도를 향상시키고 잡음 및 전력을 개선하는 효과를 제공합니다. FDMA는 Rambus 테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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FlexClocking™ 아키텍처
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FlexClocking 기술은 비대칭 분할을 활용하고 컨트롤러 인터페이스에 중요한 교정 수행 및 타이밍 회로 배치를 통해 DRAM 인터페이스의 설계를 상당히 간소화하는 아키텍처입니다. |
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FlexLink™ C/A 인터페이스
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업계 최초의 확장 가능한 전체 속도 Point-to-Point 명령/주소 채널입니다. FlexLink C/A는 단일 차등 고속 통신 채널을 사용하여 DRAM에 명령 및 주소 정보를 제공합니다. FlexLink C/A는 Rambus 테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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FlexPhase™ 시간 조정
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클록과 데이터에 대한 정교한 온칩 정렬을 통해 신호 간의 유연한 위상 관계를 형성합니다. FlexPhase 기술은 온칩에서 외부 클록 신호를 참조하는 칩 시스템으로의 고속 데이터 전송 속도를 달성하는 핵심 기술 요소입니다. 또한 플라이 바이 아키텍쳐에서 특히 유용한 FlexPhase 시간 조정은 프로세스 변동, 드라이버/리시버 부조화, 온칩 클럭 비대칭 및 클록 정재파 효과와 관련된 시간 오프셋을 제거합니다. FlexPhase 기술의 데이터 자동 중심 조정 및 클록 오프셋은 설계자에게 빠르고 쉬운 설계 솔루션을 제공하여 초고속의 칩 상호 연결을 가능하게 합니다. |
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Fly-By 명령 및 주소
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Fly-by 명령/주소 아키텍처는 메모리 시스템의 신호 무결성을 개선하여 핀당 비트 속도를 높이고 GHz 데이터 전송 속도가 가능한 시스템을 구현합니다. 소스 동기 신호의 시간 기울기를 조정하는 FlexPhase™ 회로와 함께 Fly-by 명령/주소 아키텍처를 사용하면 메모리 대역폭이 증가하고, 지연 시간이 줄어들며, 클록을 인코딩할 필요가 없습니다. Fly-by 아키텍처는 데이터 전송 속도의 손실 없이 확장성을 지원하기 위해 Rambus 메모리 시스템에 사용되었습니다. |
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NGS(Near Ground Signaling)
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NGS(Near Ground Signaling: 니어 그라운드 신호)는 우수한 신호 무결성을 유지하면서, 상당히 절감된 IO 신호 전달 전력으로 고속 데이터 전송 속도를 가능케 하는 단일 종단의 접지 종단 처리 신호 전달 기술입니다. |
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ODR(Octal Data Rate)
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클록 사이클마다 8비트 데이터를 전송하는데, 이는 현재 DDR(Double Data Rate)을 사용하는 최첨단 메모리 기술의 4배에 이르는 속도입니다.
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가변 버스트 길이
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DRAM과 플래시 메모리에서 메모리 읽기 또는 쓰기 요청당 다양한 양의 데이터가 전송될 수 있도록 하여 데이터 전송 효율을 향상시킵니다. |
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광역 주파수 영역 PLL
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연속적 광역 주파수 조절 기능으로 병렬 및 직렬 링크 응용을 단순화시킵니다. |
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늦게 쓰기/쓰기 지연
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메모리 코어에서 읽기부터 쓰기를 마치는 시간을 줄여 메모리 장치의 효율을 향상시킵니다. |
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다중 Gbps 플랫폼을 위한 저소비 전력 기술
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고성능 다중 Gbps 직렬 링크를 위한 저소비 전력 기술
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다중 데이터 속도 전송
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시스템 클록 속도를 더 높이지 않고도 인터페이스의 전송 속도를 증가시킵니다. |
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동적 Point-to-Point 기술
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고성능 Point-to-Point 신호 전달을 유지하면서 메모리 업그레이드 및 용량 확장이 가능합니다. |
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동적 Point-to-Point 기술 향상
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차세대 메모리 시스템의 성능, 확장성 및 용량 요구를 실현합니다. DPP는 이제 명령/주소 신호에 대한 DPP 기능을 제공하는 FlexLink™ C/A를 지원합니다. DPP를 사용하여 메모리 시스템 용량을 확장하고 액세스 세분화를 구현할 수 있습니다. Enhanced DPP는 Rambus 테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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마이크로스레딩
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로우 및 컬럼 액세스 세분화를 줄여 작은 데이터 오브젝트를 처리하는 응용 분야에서 큰 성능 이점을 얻을 수 있습니다. |
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모듈 스레딩
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모듈 스레딩은 모듈 데이터 액세스에 병렬 처리를 적용하여 처리량을 높이고 전력 소비 효율을 향상시킵니다. |
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모듈 온-오프(On-Off) 경로 지정
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시스템 업그레이드를 허용하면서 모듈 및 커넥터의 비용과 핀 수를 줄입니다. |
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모듈 임피던스 보정
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납땜 장치 부하로 인한 불연속성을 완화시켜 모듈의 작동 주파수를 향상시킵니다. |
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모듈 커넥터 보정
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전기적 상호연결의 임피던스 불연속성을 완화시켜 모듈 커넥터를 사용하는 시스템의 작동 주파수를 향상시킵니다. |
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반사 소거
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큰 임피던스 불연속성을 가진 환경에서 시스템 마진을 향상시킵니다. |
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백플레인에 적용된 다중 레벨 신호 전달
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주파수 제한 채널에 사용된 고속 병렬 및 직렬 링크에서 데이터 속도 및 시스템 마진을 향상시킵니다. |
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버퍼 모듈
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시스템의 메모리 용량을 증가시킵니다. 여러 개의 저속 메모리 장치의 출력을 결합하여 메모리 대역폭을 높입니다. |
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비대칭 균등화
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차세대 메모리 시스템의 매우 높은 대역폭을 지원합니다. 메모리 컨트롤러-DRAM 통신 링크 전체에서 비대칭적으로 신호 균등화가 적용되므로 전체 신호 무결성이 개선되는 동시에 DRAM 장치의 복잡성 및 비용이 최소화됩니다. 비대칭 균등화는 Rambus 테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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빠른 복구 기능이 있는 디지털 CDR
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저전력 상태에서 지연 시간을 줄이고 빠르게 복구할 수 있습니다. |
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시스템 내 IO 마진 및 특성화
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속도 저장에 사용된 신호 무결성 매개변수를 측정하여 시스템 신뢰도 및 시스템 수율을 향상시킵니다. 채널 진단을 위한 시스템 내 전압 및 타이밍 마진 테스트를 사용하여 채널 마진 및 테스트 용이성을 향상시킵니다. |
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시스템 플라이트 타임 균등화
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매우 큰 용량의 버스 메모리 또는 높은 주파수에서 작동하는 로직 시스템이 가능합니다. 컨트롤러 로직에서 읽기/쓰기 스케줄링을 단순화합니다. |
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쓰기 가능한 모드 레지스터
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펌웨어별 최적 시스템 매개변수를 설정하여 시스템 비용을 절감합니다. |
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쓰기 스트로브 종료
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메모리 컨트롤러가 임의 길이의 데이터 버스트를 쓸 수 있도록 함으로써 버스 효율이 증대됩니다. |
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온다이 터미네이션(ODT) 교정
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오프다이 터미네이션으로 인한 전기적 불연속성을 줄임으로써 신호 전달 환경을 개선하는 온다인 터미네이션 임피던스 기술이 통합되었습니다.
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완전 동기화 DRAM
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DRAM 시스템으로부터 정확한 타이밍이 가능하며 메모리 전송 효율을 향상시키고 시스템 파이프라이닝을 용이하게 합니다. |
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위상 보간기 기반 CDR
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클록 및 데이터 복구 회로의 비용, 전력 및 영역을 줄이고 고속 병렬 및 직렬 링크와 PLL 클록 및 데이터 복구(CDR)를 비교할 때 지터 성능을 향상시킵니다. |
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이중 루프 PLL/DLL
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PLL/DLL을 사용하여 전력, 실리콘 및 통합 회로 비용을 낮춥니다. PLL/DLL이 중요한 공통 회로를 공유하면서 여러 임의 위상에 고정되도록 할 수 있습니다. |
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자동 프리차지
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프리차지 명령을 보낼 필요가 없어 메모리 동작의 효율이 향상됩니다. |
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저정전용량
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강력한 정전기 방전(ESD) 보호를 유지하면서 높은 주파수 작동을 가능하게 하기 위해 용량을 줄입니다. |
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지터 저감 기술
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고속 통신 링크의 신호 무결성을 향상시킵니다. 지터를 줄여 차세대 메모리 시스템의 테라바이트 대역폭 성능 수준을 지원하는 16Gbps의 메모리 신호 전달 성능을 구현할 수 있습니다. 지터 저감 기술은 Rambus 테라바이트 대역폭 이니셔티브테라바이트 대역폭 이니셔티브를 통해 개발되었습니다. |
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채널 등화
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고속 병렬 및 직렬 링크 채널에서 부호간 간섭(ISI)을 줄여 수신 아이(Eye) 및 시스템 마진을 향상시킵니다. |
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최저 스윙 차등 신호
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VLSD(Very Low-Swing Differential Signaling: 최저 스윙 차등 신호)는 양방향의 접지 레퍼런스(Ground-referenced)인 차등 신호 기술로 뛰어난 대역폭과 우수한 전력 효율성을 요하는 응용 분야에 적합한 고성능, 저전력 및 비용 효과적인 솔루션을 제공합니다. |
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출력 드라이버 교정
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정밀한 외부 저항기를 참조한 안정적인 전류와 전압 드라이브 레벨을 유지하여 데이터 속도 및 시스템 전압 마진을 향상시킵니다. |
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코어 프리페치
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코어가 저주파수에서 작동할 수 있도록 인터페이스 대역폭을 향상시킵니다. |
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클록 배수 DLL
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고속 병렬 및 직렬 링크에서 통합 레벨 및 노이즈 거부 기능을 향상시킵니다. |
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프로그램 가능한 읽기 지연
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내부 메모리 타이밍을 더 효율적으로 스케줄링함으로써 메모리 구성요소가 높은 주파수에서 작동할 수 있습니다. |
