혁신 기술

고속 칩 인터페이스와 시스템 설계에서 15년 이상의 경험을 보유한 Rambus는 첨단 인터페이스 및 시스템의 근본이 되는 혁신 기술을 개발했습니다. 원래 메모리 시장에 적용되었던 Rambus 기술은 이제 다양한 고속 칩 인터페이스와 시스템에 사용되며 고객에게 성능 및 비용의 이점을 제공하고 있습니다. 이러한 혁신 기술은 로직 및 컨트롤러 인터페이스 분야, 메모리 아키텍처, 고속 병렬과 직렬 링크 및 시스템 설계에 이르고 있습니다. Rambus 엔지니어가 개발한 혁신 기술로 미국 및 해외 특허를 692개 이상 보유하고 547개 이상의 특허를 출원 중에 있습니다.

칩 인터페이스, 시스템 설계 및 패키징에서 Rambus 혁신 기술의 예

32X Data Rate Transfers 32 bits of data per I/O on each clock cycle - 16 times as many data bits as the DDR (double data rate) techniques common in many DRAM products today. 32X Data Rate was developed through the Rambus Terabyte Bandwidth Initiative.
Asymmetric Equalization Enables very high bandwidths on next generation memory systems. Signal equalization is applied asymmetrically across the memory controller - DRAM communication link and improves overall signal integrity while minimizing the complexity and cost of the DRAM device. Asymmetric Equalization was developed through the Rambus Terabyte Bandwidth Initiative.
DBR(Double Bus Rate) 시스템 클럭 속도를 높이지 않더라도 메모리 코어에서 전송 속도를 두 배로 높일 수 있습니다.
DDR(Double Data Rate) 쓰기 마스킹 메모리 컨트롤러가 프로그램된 버스트 길이보다 더 작은 크기의 데이터 주소를 지정하고 쓸 수 있습니다.
DRAM에서 DLL/PLL 입/출력(IO) 타이밍을 최적화시켜 메모리 시스템의 최대 작동 주파수를 향상시킵니다.
DRSL 저전압, 저전력의 차등 신호 전달 표준으로서 XIO™ 셀을 XDR™ DRAM 장치에 연결하는 확장 가능한 다중 GHz의 양방향, Point-to-Point 데이터 버스를 만들 수 있습니다.
Dynamic Point-to-Point Technology Enhanced Enables the performance, scalability and capacity needs of next generation memory systems. DPP supports FlexLink™ C/A allowing dynamic point-to-point capability for command/address signals. DPP enables the scaling of memory system capacity and access granularity. Enhanced DPP was developed through the Rambus Terabyte Bandwidth Initiative.
FlexLink™ C/A Industry's first full-speed, scalable point-to-point command/address channel. FlexLink C/A provides the command and address information to a DRAM using a single, differential high speed communications channel. FlexLink C/A was developed through the Rambus Terabyte Bandwidth Initiative.
FlexPhase™ Timing Adjustments Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase technology is a key technology ingredient for achieving high data rates on chip to chip systems that reference an external clock signal. In addition, FlexPhase timing adjustments, which can be particularly beneficial in Fly-by architecture, eliminate many timing offsets associated with process variations, driver/receiver mismatch, on-chip clock skew and clock standing wave effects. FlexPhase technology's automatic centering of data and clock offers designers a quick and easy design solution for high speed chip interconnections.
FlexPhase™ Timing Adjustments Enhanced Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase enhancements improve the sensitivity and capability of FlexPhase for very high performance memory systems operating at data rates of 10 Gbits and higher. Enhanced FlexPhase was developed through the Rambus Terabyte Bandwidth Initiative.
Fly-by Command and Address Fly-by command/address architectures improve signal integrity in memory systems, thus enabling higher per-pin bit rates and systems capable of GHz data rates. When used in combination with FlexPhase™ circuits that deskew the timing of source synchronous signals, the Fly-by command/address architecture increases memory bandwidth, maintains low latency, and avoids the need for clock-encoding. Fly-by architectures have been used in Rambus memory systems to enable scalability without compromising data rates.
Fully Differential Memory Architecture (FDMA) Industry's first memory architecture that incorporates differential signaling technology on all key signal connections between the memory controller and the DRAM. FDMA enables higher speed, lower noise and lower power in high performance memory systems. FDMA was developed through the Rambus Terabyte Bandwidth Initiative.
Jitter Reduction Technology Improves the signal integrity of very high speed communications links. By reducing jitter, memory signaling performance of 16Gbps can be achieved, enabling the terabyte bandwidth performance levels of next generation memory systems. Jitter Reduction Technology was developed through the Rambus Terabyte Bandwidth Initiative.
ODR(Octal Data Rate) 클록 사이클마다 8비트 데이터를 전송하는데, 이는 현재 DDR(Double Data Rate)을 사용하는 최첨단 메모리 기술의 4배에 이르는 속도입니다.
On Die Termination (ODT) Calibration Incorporates On Die Termination impedance improving the signaling environment by reducing the electrical discontinuities introduced with off-die termination.
Output Driver Calibration Improves data rates and system voltage margin by maintaining stable current or voltage drive levels referenced to a precision external resistor.
가변 버스트 길이 DRAM과 플래시 메모리에서 메모리 읽기 또는 쓰기 요청당 다양한 양의 데이터가 전송될 수 있도록 하여 데이터 전송 효율을 향상시킵니다.
광역 주파수 PLL 연속적 광역 주파수 조절 기능으로 병렬 및 직렬 링크 응용을 단순화시킵니다.
늦게 쓰기/쓰기 지연 메모리 코어에서 읽기부터 쓰기를 마치는 시간을 줄여 메모리 장치의 효율을 향상시킵니다.
다중 Gbps 플랫폼을 위한 저소비 전력 기술 고성능 다중 Gbps 직렬 링크를 위한 저소비 전력 기술
다중 데이터 속도 전송 시스템 클록 속도를 더 높이지 않고 인터페이스의 전송 속도를 증가시킵니다.
동적 Point-to-Point 기술 고성능 Point-to-Point 신호 전달을 유지하면서 메모리 업그레이드 및 용량 확장이 가능합니다.
마이크로스레딩 로우 및 컬럼 액세스 세분화를 줄여 작은 데이터 오브젝트를 처리하는 응용 분야에서 큰 성능 이점을 얻을 수 있습니다.
모듈 온-오프 경로 지정 시스템 업그레이드를 허용하면서 모듈 및 커넥터의 비용과 핀 수를 줄입니다.
모듈 임피던스 보정 납땜 장치 부하로 인한 불연속성을 완화시켜 모듈의 작동 주파수를 향상시킵니다.
모듈 커넥터 보정 전기적 상호연결의 임피던스 불연속성을 완화시켜 모듈 커넥터를 사용하는 시스템의 작동 주파수를 향상시킵니다.
반사 소거 큰 임피던스 불연속성을 가진 환경에서 시스템 마진을 향상시킵니다.
백플레인에 적용된 다중 레벨 신호 전달 주파수 제한 채널에 사용된 고속 병렬 및 직렬 링크에서 데이터 속도 및 시스템 마진을 향상시킵니다.
버퍼 모듈 시스템의 메모리 용량을 증가시킵니다. 여러 개의 저속 메모리 장치의 출력을 결합하여 메모리 대역폭을 높입니다.
빠른 복구 기능이 있는 디지털 CDR 저전력 상태에서 지연 시간을 줄이고 빠르게 복구할 수 있습니다.
시스템 내 IO 마진 및 특성화 속도 저장에 사용된 신호 무결성 매개변수를 측정하여 시스템 신뢰도 및 시스템 수율을 향상시킵니다. 채널 진단을 위한 시스템 내 전압 및 타이밍 마진 테스트를 사용하여 채널 마진 및 테스트 용이성을 향상시킵니다.
시스템 플라이트 타임 균등화 매우 큰 용량의 버스 메모리 또는 높은 주파수에서 작동하는 로직 시스템이 가능합니다. 컨트롤러 로직에서 읽기/쓰기 스케줄링을 단순화합니다.
쓰기 가능한 모드 레지스터 펌웨어별 최적 시스템 매개변수를 설정하여 시스템 비용을 절감합니다.
쓰기 스트로브 종료 메모리 컨트롤러가 버스 효율을 증가시키면서 임의 길이의 데이터 버스트를 쓸 수 있습니다.
완전 동기화 DRAM DRAM 시스템으로부터 정확한 타이밍이 가능하며 메모리 전송 효율을 향상시키고 시스템 파이프라이닝을 용이하게 합니다.
위상 보간기 기반 CDR 클록 및 데이터 복구 회로의 비용, 전력 및 영역을 줄이고 고속 병렬 및 직렬 링크와 PLL 클록 및 데이터 복구(CDR)를 비교할 때 지터 성능을 향상시킵니다.
이중 루프 PLL/DLL PLL/DLL을 사용하여 전력, 실리콘 및 통합 회로 비용을 낮춥니다. PLL/DLL이 중요한 공통 회로를 공유하면서 여러 임의 위상에 고정되도록 할 수 있습니다.
자동 프리차지 프리차지 명령을 보낼 필요가 없어 메모리 동작의 효율이 향상됩니다.
저용량 ESD 강력한 정전기 방전(ESD) 보호를 유지하면서 높은 주파수 작동을 가능하게 하기 위해 용량을 줄입니다.
채널 등화 고속 병렬 및 직렬 링크 채널에서 부호간 간섭(ISI)을 줄여 수신 아이 및 시스템 마진을 향상시킵니다.
코어 프리페치 코어가 저주파수에서 작동할 수 있도록 인터페이스 대역폭을 향상시킵니다.
클록 배수 DLL 고속 병렬 및 직렬 링크에서 통합 레벨 및 노이즈 거부 기능을 향상시킵니다.
프로그램 가능한 읽기 지연 내부 메모리 타이밍을 더 효율적으로 스케줄링함으로써 메모리 구성요소가 높은 주파수에서 작동할 수 있습니다.

Rambus 기술 라이센스에 관심이 있습니까?

추가 정보 요청
Example uses of Rambus innovations in: