XDR™ Innovations

ラムバスのXDR™メモリインタフェイスアーキテクチャは、4つの基本的な技術：差動ラムバス信号レベル(DRSL)、オクタルデータレート(ODR)、FlexPhase™遅延調整回路、ダイナミック　ポイント　ツー　ポイント(DPP)技術で構成されています。

• DRSL (差動ラムバス信号レベル)は、低電圧、低消費電力、標準的な差動信号で、拡張性のある数ギガヘルツの双方向ポイント　ツー　ポイントデータバスを実現してXIOセルをXDR DRAMデバイスに接続します。XDRメモリソリューションでは、もともとはRDRAM®メモリインタフェイス向けに開発されたラムバス信号レベル(RDL)の標準を使用し、最大36個のデバイスをバス接続するためのソースシンクロナスのバスアドレスおよびコマンド信号を組み合わせることにより高い性能を引き出します。
• ODR (オクタルデータレート)は、クロックの1エッジあたり8ビットのデータを転送する技術です。これは、DDR (ダブルデータレート)の現在の最先端メモリ技術の4倍の性能に相当します。XDRのデータレートは、最大8.0GHzまで拡張可能です。
• FlexPhase 遅延調整回路は、XDRメモリインタフェイスデータビット間の静的なタイミング補正を行います。3.2GHz動作時に、2.5ピコ秒単位、10ns以上の範囲で正確なタイミング調整を行うため、FlexPhase技術では基板およびパッケージ上のトレース長を調整する必要がなくなります。さらに、FlexPhaseはチップ上のクロックスキュー、ドライバ/レシーバのミスマッチ、およびクロック定常波による影響の動的な調整も行うため、低コストのシステム設計が可能です。
• ダイナミックポイントツーポイント(DPP)技術は、モジュールの拡張により容量拡張の柔軟性を実現しつつ、データバスにおけるポイントツーポイント信号のシグナルインテグリティの利点を保っています。メモリモジュールは、さまざまなデータバス幅をサポートするための再構成ができるため、固定データバス幅のメモリコントローラをデバイス数の変動するモジュールに接続できます。