イノベーション

高速チップインターフェイスおよびシステム設計の分野において、およそ 20 年の実績を持つラムバス社は、高度なインターフェイスやシステムの基礎となるイノベーションを開発してきました。当初、メモリ市場に投入されていたラムバスの技術は、今では幅広い種類の高速チップインターフェイスやシステムで利用され、お客様に効率面そしてコスト面で大きなメリットをもたらしています。 これらの革新的技術は、論理およびコントローラインターフェイス、メモリアーキテクチャ、高速パラレルリンクおよびシリアルリンク、そしてシステムデザインの分野で活用されています。当社エンジニアたちによって開発されたイノベーションは、米国特許および国際特許の取得数 740　件以上、そして　501　件以上にもおよぶ特許出願数になっています。

チップインターフェイス、システムデザインおよびパッケージングにおけるラムバス社の革新的技術の実例

16X データレート 16X データレートは、 1クロックサイクルにつき、16ビットのデータを転送する技術です。これは、現在多くの DRAM で使用される DDR（ダブルデータレート）の 8倍のデータビット量、そして XDR メモリのビット転送レートの 2倍に相当します。この技術により、XDR2 メモリシステムは低システムクロック速度で動作する比較的安価なシステムでも 12.8Gbps のデータレートを実現することができます。
32X データレート 1クロックサイクルにつき32ビットのデータを転送 - 現在のほとんどの DRAM 製品で使用される DDR（ダブルデータレート）技術の16倍に相当します。32X データレートは、ラムバス社のテラバイト・バンド幅イニシアチブに基づいて開発されました。
DRAM の DLL/PLL 入出力（I/O）タイミングを最適化することによって、メモリシステムの最大動作周波数を向上させます。
DRSL XIO™ セルを XDR™ DRAM デバイスに接続するための、拡張性のあるマルチギガヘルツ対応、双方向およびポイントツーポイントのデータバスを実現する、低電圧かつ低消費電力の差動信号技術です。
FlexClocking™ アーキテクチャ FlexClocking 技術とは、非対称パーティショニングを利用してコントローラインターフェイスに重大なキャリブレーションおよびタイミング回路を配置するアーキテクチャで、DRAM インターフェイスのデザインを簡潔にします。
FlexLink™ C/A インターフェイス 業界初のフルスピードかつ拡張可能なポイントツーポイントのコマンド/アドレスチャネル。FlexLink C/A は、単一の高速な差動伝送チャネルを使用して、コマンドおよびアドレス情報を DRAM に提供します。FlexLink C/A は、ラムバス社のテラバイト・バンド幅イニシアチブに基づいて開発されました。
FlexPhase™ のタイミング調整 信号間の柔軟な位相関係を実現し、クロックに合わせてデータのタイミングをチップ上で正確に調整することができます。FlexPhase テクノロジーは、チップから外部クロック信号を用いるチップシステムへの転送速度を高速化する主要技術です。さらに、FlexPhase のタイミング調整は、フライバイアーキテクチャにおいて特にメリットがあり、プロセスの変化に伴うタイミングのオフセット、ドライバ/レシーバの不整合、チップ上のクロックスキューおよびクロックの定在波効果を排除します。FlexPhase テクノロジーは、データおよびクロックの自動集中化により、高速なチップ相互接続を実現する簡単かつ迅速なソリューションを設計者に提供します。
Late Write/Write Latency メモリコアでのwrite-to-readターンアラウンドを削減し、メモリ装置のスループットを改善します。
エンハンスド FlexPhase™ のタイミング調整 信号間の柔軟な位相関係を実現し、チップ上でデータとクロックの正確なアライメントを可能にします。また、10Gビット以上のデータレートで動作する高性能メモリシステムでは、FlexPhase の感度や機能性が強化されています。エンハンスド FlexPhase は、ラムバス社のテラバイト・バンド幅イニシアチブに基づいて開発されました。
オクタルデータレート（ODR） 各クロックサイクルで 8ビットのデータを転送する技術で、DDR（ダブルデータレート）を使用する現在の最先端メモリ技術の 4倍に相当します。
オンダイターミネーション（ODT）のキャリブレーション オンダイターミネーションのインピーダンスを組み込むことで、オフダイターミネーションによって生じる電気的な不連続性を軽減し、信号環境の向上をはかります。
クロック逓倍DLL 高速のパラレルリンクおよびシリアルリンクに対し、統合レベルとノイズ除去機能を向上させます。
コアプリフェッチ インターフェイスのバンド幅を向上させると同時に、低い周波数でコアを動作させることができます。
システムフライト時間の平均化 高い周波数で動作する非常に大容量のバスメモリまたは論理システムの構築が可能になります。コントローラロジックからの読み出し/書き込みスケジューリングを単純化します。
システム内入出力マージンおよび特性測定 速度の範囲に使用する単一の整合性パラメータを測定し、システムの信頼性および収益率を改善します。チャネル診断用のシステム内電圧およびタイミングマージンを使用してチャネルマージンおよびテスト容易性を改善します。
ジッター低減技術 超高速通信リンクにおけるシグナルインテグリティを向上させます。ジッターを減らすことで、16Gbps のメモリシグナリング速度が達成可能になり、次世代のメモリシステムにおいて、テラバイト級のバンド幅性能が実現されます。ジッター低減技術は、ラムバス社のテラバイト・バンド幅イニシアチブに基づいて開発されました。
ダイナミックポイントツーポイント技術 高性能のポイントツーポイント信号を維持すると同時に、メモリのアップグレードと容量の拡張を可能にします。
ダイナミックポイントツーポイント技術 エンハンスド 次世代のメモリシステムに必要とされるパフォーマンス、スケーラビリティ、そして容量のニーズを満たします。DPP は FlexLink™ C/A をサポートし、コマンド/アドレス信号に対してダイナミックポイントツーポイントの機能を実現します。DPP は、メモリシステムの容量およびアクセス粒度のスケーリングを可能にします。エンハンスド DPP は、ラムバス社のテラバイト・バンド幅イニシアチブに基づいて開発されました。
ダブルデータレート書込みマスキング メモリコントローラが、プログラミングされているバースト長よりも小さいサイズのデータの処理と書込みをすることが可能になります。
ダブルバスレート テクノロジー システムクロック速度を高速化せずに、メモリコアからの転送速度を倍増します。
チャネルの均一化 高速パラレルチャネルおよびシリアルリンクチャネルのInter-Symbol Interference (ISI) を減らすことによって、受信アイとシステムマージンを向上させます。
デュアルループPLL/DLL PLL/DLLを使用すると、集積回路の電力が減り、シリコン領域が小さくなり、コストが下がります。PLL/DLLを任意の位相に固定したまま、重要な共通回路を共有することができます。
ニアグラウンドシグナリング ニアグラウンドシグナリング (NGS) とは、シングルエンドの接地終端信号技術で、大幅に削減した IO 信号電力および複雑なデザインでの高いデータレートを実現し、優れたシグナルインテグリティを維持します。
バックプレーンに供給されるマルチレベル信号 周波数の制限があるチャネルで使用する高速パラレルリンクおよびシリアルリンクでのデータレートおよびシステムマージンを向上させます。
バッファードモジュール システムのメモリ容量を増やします。複数の低速メモリデバイスの出力を統合することによって、高いメモリバンド幅を実現します。
フライバイコマンドおよびアドレス フライバイコマンド/アドレス アーキテクチャは、メモリシステムのシグナルインテグリティを向上させ、ピンあたりのビットレートの高速化および GHz データレートのシステム動作を実現します。ソースの同期信号のタイミングをデスキューする FlexPhase™ 回路と組み合わせることで、フライバイコマンド/アドレス アーキテクチャはメモリバンド幅の増加および低遅延の維持をし、クロックエンコーディングの必要性を回避します。フライバイアーキテクチャは、ラムバス社のメモリシステムで活用され、データレートを犠牲にすることなく、高い拡張性を実現します。
プレチャージの自動化 Prechargeコマンドの送信の必要がなくなるため、メモリの動作効率が向上します。
プログラム可能な読み出し遅延 内部メモリタイミングのより効率的なスケジューリングにより、メモリコンポーネン トをより高速な周波数で動作させることができます。
マイクロスレッディング 行と列のアクセス粒度を細かくすることで、小さなデータオブジェクトを処理するアプリケーションの効率性に大幅な向上をもたらします。
マルチギガビットプラットフォームにおける低消費電力技術 高性能マルチギガビットシリアルリンクにおける低消費電力技術
マルチデータレート転送 高速のシステムクロックを必要とせずにインターフェイスの転送レートを増加させます。
モジュールインピーダンス補償 装置にハンダが入り込むため生じる不連続性を緩和して、モジュールの動作周波数を向上させます。
モジュールオンオフ配線 システムのアップグレードの際に、費用を削減しモジュールとコネクタのピン数を少なくします。
モジュールコネクタ補償 電気配線のインピーダンスの不連続性を緩和することによりモジュールコネクタを使用するシステムの動作周波数を向上させます。
モジュールスレッディング モジュールスレッディングはモジュールデータアクセスに並列処理を適用することでメモリモジュールのスループットおよび電力効率を向上させます。
ライトストローブターミネイト バス効率を上げるために、メモリコントローラによる任意のバースト長での書き込みが可能です。
リフレクションキャンセレーション 大きなインピーダンスの不連続性がある環境でシステムマージンを改善します。
位相インターポレータベースの CDR 費用、消費電力、およびクロックとデータの復元回路の使用面積を削減し、PLL クロックおよびデータ復元（CDR）と比較して、高速パラレルリンクおよびシリアルリンクにおけるジッタ性能が向上します。
低キャパシタンス静電気放電 強力な静電気放電保護のメンテナンス中に高周波数動作を可能にするため、キャパシタンスを削減します。
出力ドライバのキャリブレーション 高精度な外部抵抗器を参照して、安定した電流レベルまたは電圧レベルを維持することで、データレートおよびシステム電圧マージンを向上させます。
可変バースト長 DRAM およびフラッシュメモリにおける1回のメモリの読み込み/書き込み要求で送信されるデータ量を変化させることを可能にし、データ転送の効率を向上させます。
完全シンクロナスDRAM DRAMシステムからのタイミングの調整を可能にし、メモリ転送効率を改善しながら、システムのパイプライン処理を促進します。
完全差動メモリアーキテクチャ（FDMA） メモリコントローラおよび DRAM 間のすべての主要な信号接続に差動信号技術を組み込んだ業界初のメモリアーキテクチャです。FDMA は、高性能メモリシステムにおいて、高速化、低ノイズおよび低消費電力を実現します。FDMA は、ラムバス社のテラバイト・バンド幅イニシアチブに基づいて開発されました。
広域周波数レンジPLL 継続的な広範囲の周波数調整能力を使用してパラレルリンクおよびシリアルリンクを単純化します。
書き込み可能モードレジスタ ファームウェアで最適なシステムパラメータを設定することによりシステム費用を軽減します。
極小振幅差動信号 極小振幅差動信号 (VLSD) は特別なバンド幅と優れた電力効率を必要とするアプリケーションに対し、高性能・低電力、そしてコスト効率のよいソリューションを提供する双方向性グラウンド基準の差動信号技術です。
非対称等化 次世代メモリシステムにおいて、非常に高いバンド幅を実現します。メモリコントローラから DRAM 通信リンクにわたって、信号等化を非対称に処理し、シグナルインテグリティを全体的に向上させながら、DRAM 装置のコストや複雑さを最小限に抑えます。非対称等化の技術は、ラムバス社の テラバイト・バンド幅イニシアチブに基づいて開発されました。
高度パワーステートマネジメント (APSM) 高度パワーステートマネジメント (APSM) はメモリシステムのパワーを削減し、さまざまな低電力操作モードとアクティブ操作モード間において超高速遷移時間を提供します。
高速復旧を備えたデジタルCDR 低電力状態から高速で復旧できるため、待ち時間が短縮されます。

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