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Égalisation des canaux
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Améliore l’œil de réception et les marges du système en réduisant le brouillage intersymbole (ISI) dans les canaux de liaison série et parallèle haut débit. |
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16X Data Rate
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16X Data Rate is a technology that transfers 16 bits of data per clock cycle, 8 times as many data bits as DDR (Double Data Rate) techniques used in many DRAMs today and twice the bit transfer rate of XDR memory. This technology allows the XDR2 memory system to run at data rates as high as 12.8Gbps at relatively low and economical system clock speeds. |
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32X Data Rate
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Transfers 32 bits of data per I/O on each clock cycle - 16 times as many data bits as the DDR (double data rate) techniques common in many DRAM products today. 32X Data Rate was developed through the Rambus Terabyte Bandwidth Initiative. |
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Advanced Power State Management (APSM)
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Advanced Power State Management (APSM) reduces memory system power and provides ultra-fast transition times between various low-power and active operating modes. |
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Asymmetric Equalization
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Enables very high bandwidths on next generation memory systems. Signal equalization is applied asymmetrically across the memory controller - DRAM communication link and improves overall signal integrity while minimizing the complexity and cost of the DRAM device. Asymmetric Equalization was developed through the Rambus Terabyte Bandwidth Initiative. |
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Caractérisation et marge E/S intégrées
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Améliore la fiabilité et les rendements du système en mesurant les paramètres d’intégrité du signal utilisés pour la classification selon la vitesse. Améliore les marges des canaux et la testabilité à l’aide de tests intégrés de la marge de synchronisation et de la tension pour les diagnostics de canaux. |
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CD-R numérique à reprise rapide
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Permet une reprise rapide avec une latence faible depuis un état de faible consommation. |
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CDR basée sur interpolateur de phase
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Réduit le coût, la consommation et la surface d’un circuit de récupération d’horloge et de données et améliore les performances en termes d’instabilité dans les liaisons parallèle et série haut débit, par rapport à la récupération d’horloge et de données (CDR) d’une PLL. |
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Compensation de l’impédance d’un module
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Améliore la fréquence de fonctionnement d’un module en atténuant la discontinuité causée par le chargement de dispositifs soudés. |
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Compensation des connecteurs de module
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Améliore la fréquence de fonctionnement des systèmes utilisant des connecteurs de module en atténuant la discontinuité d’impédance de l’interconnexion électrique. |
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DLL à multiplicateur d’horloge
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Améliore les niveaux d’intégration et la capacité antibruit pour les liaisons parallèle et série haut débit. |
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DLL/PLL on a DRAM
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Improves maximum operating frequency of a memory system by optimizing Input/Output (IO) timing. |
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Double boucle PLL/DLL
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Réduit la consommation, la surface de silicium et le coût d’un circuit intégré qui utilise un PLL/DLL. Permet à un PLL/DLL de verrouiller plusieurs phases arbitraires tout en partageant des circuits communs cruciaux. |
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DRAM totalement synchrone
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Permet une synchronisation précise à partir d’un système DRAM, améliore l’efficacité du transfert de mémoire et facilite l’utilisation de pipeline par le système. |
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DRSL
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Une norme de signalisation différentielle à faible voltage et à faible consommation d’énergie rendant possible des bus de données multi-GHz extensibles, bidirectionnels et point-à-point qui connectent la cellule XIO™ aux dispositifs DRAM XDR™. |
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Dynamic Point-to-Point Technology Enhanced
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Enables the performance, scalability and capacity needs of next generation memory systems. DPP supports FlexLink™ C/A allowing dynamic point-to-point capability for command/address signals. DPP enables the scaling of memory system capacity and access granularity. Enhanced DPP was developed through the Rambus Terabyte Bandwidth Initiative. |
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Enhanced FlexPhase™ Timing Adjustments
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Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase enhancements improve the sensitivity and capability of FlexPhase for very high performance memory systems operating at data rates of 10 Gbits and higher. Enhanced FlexPhase was developed through the Rambus Terabyte Bandwidth Initiative. |
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ESD à basse capacité
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Réduit la capacité pour permettre des fréquences de fonctionnement supérieures, tout en maintenant une solide protection contre les décharges électrostatiques (ESD). |
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FlexClocking™ Architecture
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FlexClocking technology is an architecture that utilizes asymmetric partitioning and places critical calibration and timing circuitry in the controller interface, greatly simplifying the design of the DRAM interface. |
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FlexLink™ C/A Interface
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Industry's first full-speed, scalable point-to-point command/address channel. FlexLink C/A provides the command and address information to a DRAM using a single, differential high speed communications channel. FlexLink C/A was developed through the Rambus Terabyte Bandwidth Initiative.
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FlexPhase™ Timing Adjustments
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Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase technology is a key technology ingredient for achieving high data rates on chip to chip systems that reference an external clock signal. In addition, FlexPhase timing adjustments, which can be particularly beneficial in Fly-by architecture, eliminate many timing offsets associated with process variations, driver/receiver mismatch, on-chip clock skew and clock standing wave effects. FlexPhase technology's automatic centering of data and clock offers designers a quick and easy design solution for high speed chip interconnections. |
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Fly-by Command and Address
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Fly-by command/address architectures improve signal integrity in memory systems, thus enabling higher per-pin bit rates and systems capable of GHz data rates. When used in combination with FlexPhase™ circuits that deskew the timing of source synchronous signals, the Fly-by command/address architecture increases memory bandwidth, maintains low latency, and avoids the need for clock-encoding. Fly-by architectures have been used in Rambus memory systems to enable scalability without compromising data rates. |
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Fully Differential Memory Architecture (FDMA)
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Industry's first memory architecture that incorporates differential signaling technology on all key signal connections between the memory controller and the DRAM. FDMA enables higher speed, lower noise and lower power in high performance memory systems. FDMA was developed through the Rambus Terabyte Bandwidth Initiative.
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Initiative à faible consommation d’énergie pour les plate-formes à plusieurs Gbit/s
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Techniques à faible consommation d’énergie pour les liaisons série hautes performances de plusieurs Gbit/s |
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Jitter Reduction Technology
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Improves the signal integrity of very high speed communications links. By reducing jitter, memory signaling performance of 16Gbps can be achieved, enabling the terabyte bandwidth performance levels of next generation memory systems. Jitter Reduction Technology was developed through the Rambus Terabyte Bandwidth InitiativeTerabyte Bandwidth Initiative. |
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Latence de lecture programmable
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Permet à un composant de mémoire de fonctionner à des fréquences plus élevées en programmant de manière plus efficace la synchronisation de la mémoire interne. |
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Masquage d’écriture à double débit de données
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Permet à un contrôleur de mémoire d’envoyer et d’écrire des données dont la taille est inférieure à la longueur de rafale programmée. |
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Micro-threading
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Reduce row and column access granularity resulting in a significant performance benefit for applications dealing with small data objects. |
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Module Threading
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Module Threading improves the throughput and power efficiency of a memory module by applying parallelism to module data accesses. |
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Modules à mémoire tampon
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Accroît la capacité de mémoire d’un système. Produit une large bande passante mémoire en rassemblant la sortie de plusieurs dispositifs de mémoire bas débit. |
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Near Ground Signaling
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Near Ground Signaling (NGS) is a single-ended, ground-terminated signaling technology that enables high data rates at significantly reduced IO signaling power and design complexity, while maintaining excellent signal integrity. |
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Nivellement du temps de vol du système
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Rend possible des systèmes logiques ou mémoires à bus de très grande capacité qui fonctionnent à haute fréquence. Simplifie la planification de lecture/écriture de la logique du contrôleur. |
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Octal Data Rate
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Transfère huit bits de données par cycle d’horloge, soit quatre fois plus que les technologies de mémoire les plus avancées utilisées actuellement qui fonctionnent avec DDR (Double Data Rate ou double débit de données). |
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On Die Termination (ODT) Calibration
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Incorporates On Die Termination impedance improving the signaling environment by reducing the electrical discontinuities introduced with off-die termination. |
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Output Driver Calibration
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Improves data rates and system voltage margin by maintaining stable current or voltage drive levels referenced to a precision external resistor. |
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PLL à large gamme de fréquences
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Simplifie les applications à liaison parallèle ou série grâce à une capacité d’ajustement continu de fréquence à large gamme. |
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Précharge automatique
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Améliore l’efficacité des opérations de mémoire en supprimant le besoin d’envoyer des commandes de précharge. |
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Prélecture du noyau
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Améliore la bande passante de l’interface tout en permettant au noyau de fonctionner à une fréquence inférieure. |
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Rafales de longueur variable
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Améliore l’efficacité du transfert de données en autorisant l’envoi de quantités de données variables par demande de lecture ou d’écriture mémoire dans les DRAM et les mémoires flash. |
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Registre de mode inscriptible
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Diminue le coût du système en réglant les paramètres optimaux du système par micrologiciel. |
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Retard d’écriture/Latence d’écriture
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Améliore le rendement d’un dispositif de mémoire en réduisant la rotation écriture-lecture dans le noyau de mémoire. |
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Routage tout ou rien de modules
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Diminue les coûts et le nombre de broches des modules et des connecteurs tout en permettant des évolutions de systèmes. |
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Signalisation multiniveau appliquée aux fonds de panier
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Améliore les débits et les marges des systèmes dans les liaisons parallèles et série haut débit utilisées dans des canaux à fréquence limitée. |
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Suppression du reflet
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Améliore les marges du système dans des environnements comportant de grandes discontinuités d’impédance. |
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Technologie de doublement du débit du bus
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Double le taux de transfert depuis un noyau de mémoire sans nécessiter une horloge système de fréquence supérieure. |
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Technologie DPP (Dynamic Point-to-Point ou point à point dynamique)
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Permet des mises à jour de la mémoire et une extension de la capacité, tout en maintenant une signalisation point-à-point de haute performance. |
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Terminaison stroboscopique d’écriture
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Permet à un contrôleur de mémoire d’écrire des rafales de données de longueur arbitraire, ce qui augmente l’efficacité du bus. |
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Transfert multidébit
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Augmente le taux de transfert d’une interface sans nécessiter des vitesses supérieures de l’horloge système. |
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Very Low-Swing Differential Signaling
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Very Low-Swing Differential Signaling (VLSD) is a bi-directional, ground-referenced, differential signaling technology which offers a high-performance, low-power, and cost-effective solution for applications requiring extraordinary bandwidth and superior power efficiency. |
