CDR basée sur interpolateur de phase

Contexte

Pour communiquer des données depuis une puce vers une autre sur une ligne de signal, la puce réceptrice doit savoir quand échantillonner le signal de données qu’elle reçoit de la puce émettrice. Dans de nombreux systèmes, ces informations sont fournies par un signal de synchronisation (horloge) envoyé par la puce émettrice à la puce réceptrice sur une ligne de signal de synchronisation dédiée adjacente à la ligne de signal de données.

Dans les systèmes dont le débit de signalisation est relativement bas, la puce réceptrice peut directement utiliser une version à mémoire tampon interne de son signal de synchronisation pour extraire les données du signal de données. Il s’agit de la méthode utilisée dans la technologie SDRAM. Dans les systèmes dont le débit de signalisation est relativement relativement élevé, la puce réceptrice nécessite généralement un circuit d’alignement de l’horloge, tel qu’une boucle à verrouillage de phase (PLL) ou une boucle à verrouillage de délai (DLL). De tels circuits créent un signal d’horloge d’échantillonnage interne, précisément aligné sur le signal de synchronisation reçu, pour extraire les données du signal de données. Il s’agit de la méthode utilisée dans les technologies RDRAM et DDR. Indépendamment de l’utilisation ou non d’un circuit d’alignement de l’horloge, les lignes de données et de synchronisation doivent bien correspondre pour éliminer les désalignements de synchronisation entre elles qui réduisent la marge de synchronisation d’un système.

À mesure que les débits continuent d’augmenter, il devient de plus en plus difficile de faire correspondre les lignes de signal de données et de synchronisation pour éliminer les désalignements de synchronisation. De plus, demander qu’une ligne de signal de synchronisation soit routée avec la ou les lignes de données est coûteux en termes de surface et de consommation de la carte Une option intéressante consiste à retirer la ligne de synchronisation et d’utiliser à la place un circuit sur la puce réceptrice qui ne nécessite que le signal de données lui-même pour déterminer quand échantillonner le signal de données afin d’extraire les données de la manière la plus fiable. Un tel circuit est appelé un circuit de récupération d’horloge et de données (CDR). La Figure 1 montre un exemple de connexions puce à puce avec et sans ligne de signal de synchronisation.

Bien que les CDR soient généralement conçues à l’aide d’une PLL modifiée, de telles CDR basées sur PLL sont difficiles à concevoir, coûteuses en termes de consommation et de surface et souffrent de nombreuses autres limites. Par exemple, en concevant une CDR basée sur PLL, le concepteur doit faire un compromis entre la capacité à suivre le signal de données et la suppression du bruit de la PLL. De plus, la dynamique des CDR basées sur PLL dépend du contenu du signal de données et les CDR basées sur PLL peuvent avoir un temps de verrouillage important puisqu’elles doivent se verrouiller à la fois sur la fréquence et sur la phase du signal de données. Les CDR basées sur PLL souffrent également des décalages analogiques et de différences de dispositifs qui peuvent faire que le circuit récepteur capte le signal de données à des points d’échantillonnage non optimaux et décalés. Enfin, pour les puces qui reçoivent plusieurs signaux de données, une CDR basée sur PLL dédiée doit être fournie pour chaque signal de données. Il s’agit d’un besoin coûteux puisque ces PLL nécessitent généralement une surface de silicium relativement large (par ex. pour des grands condensateurs de filtrage) et dissipent des quantités d’énergie relativement importantes (par ex. plusieurs composants de PLL haut débit).

Qu’est-ce qu’une CDR basée sur interpolateur de phase ?

Une CDR basée sur interpolateur de phase est une architecture de circuit alternative développée par Rambus, qui offre plusieurs avantages par rapport aux CDR basées sur PLL.

La Figure 2 illustre la manière dont les CDR basées sur interpolateur de phase fonctionnent et la raison pour laquelle elles sont avantageuses par rapport aux CDR basées sur PLL. Ce type de CDR utilise une PLL ou une DLL pour implémenter une boucle de référence qui accepte un signal d’horloge d’entrée de référence et produit un ensemble de signaux d’horloge haut débit, utilisés comme des phases de référence, et espacés de manière régulière sur 360°. Ces phases de référence sont alors transmises à une boucle CDR qui comprend un circuit pour sélectionner des paires de phases de référence et procéder à une interpolation entre elles afin de fournir des horloges destinées à la récupération des données à partir du signal de données. La Figure 3 illustre un exemple d’interpolation de phase entre deux signaux d’entrée de phases différentes pour produire un signal de sortie de phase intermédiaire.

En raison de la séparation entre la boucle de référence et la boucle CDR, le concepteur d’une CDR basée sur interpolateur de phase peut optimiser séparément à la fois la suppression du bruit de la boucle de référence et l’agilité de traçage de la boucle CDR. De plus, la boucle de référence n’est pas concernée par le contenu du signal de données, ce qui pourrait permettre à ce type de CDR de suivre une plus grande variété de signaux de données. En outre, le temps de verrouillage relativement long de la boucle de référence s’applique uniquement au démarrage lorsqu’elle se verrouille initialement sur le signal d’horloge de référence. Après la période de verrouillage initiale, les CDR basées sur interpolateur peuvent fournir un re-verrouillage beaucoup plus rapide que les CDR basées sur PLL lorsque le signal de données reprend après avoir été interrompu.

Un autre avantage des CDR basées sur interpolateur de phase est que le point d’échantillonnage des données peut être ajusté de manière précise par un décalage contrôlé numériquement. Cela permet d’annuler les décalages dus à des différences de dispositifs et d’autres causes, et permet des mesures intégrées de la marge de synchronisation disponible pour extraire de manière fiable les données du signal de données.

Enfin, bien que la boucle de référence puisse occuper la majorité de la surface et dissiper la majorité de l’énergie dans une CDR basée sur interpolateur de phase, ses phases de référence peuvent être partagées entre plusieurs boucles CDR sur des puces recevant plusieurs signaux de données. De cette manière, la taille et l’énergie moyennes nécessaires pour la fonctionnalité CDR par signal de données peuvent être considérablement réduites.

Qui en bénéficie ?

L’utilisation des CDR basées sur interpolateur de phase bénéficie à plusieurs groupes différents, dont :

• Les vendeurs d’ASIC : en concevant des ASIC qui incluent les cellules E/S de Rambus qui utilisent des CDR basées sur interpolateur de phase, les vendeurs d’ASIC bénéficient de la surface inférieure, de la consommation plus faible et du fonctionnement plus stable des cellules E/S. Ces avantages sont amplifiés lorsque des cellules E/S à deux, quatre ou plus de lignes sont utilisées, puisque ces cellules utilisent une boucle de référence pour diriger plusieurs boucles CDR afin d’implémenter plusieurs CDR. Les économies de surface et de consommation peuvent être considérables par rapport à l’utilisation d’une PLL par ligne, comme cela est requis par d’autres modèles de CDR.
• Les intégrateurs de systèmes : la capacité à décaler numériquement l’horloge d’échantillonnage des données lors de l’utilisation d’une CDR basée sur interpolateur de phase permet un test intégré des marges de synchronisation dans l’environnement de fonctionnement réel. Un tel test au niveau du système accroît la fiabilité des systèmes fabriqués.
• Les consommateurs : les avantages en termes de coût, de consommation, de performances et de testabilité provenant de l’utilisation des CDR basées sur interpolateur de phase sont transmis aux produits achetés par les consommateurs sous la forme de prix plus faibles, de meilleure autonomie de batterie et de meilleure fiabilité.