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Terabyte Bandwidth InitiativeRambus Terabyte Bandwidth Initiative 率先推出新的内存信令技术，该技术有助于开发未来的内存架构，可为一个片上系统 (SoC) 提供每秒一兆字节的内存带宽（1TB = 1,024GB）。这一无与伦比的内存带宽将大幅提升内存性能，从而使未来的内存系统获益颇多。 为实现 1TB/s 的内存带宽，Rambus 已开发出基础的创新技术，其中包括：
拥有这些创新技术以及其他通过 Terabyte Bandwidth Initiative 开发的技术，Rambus 将为未来的内存架构提供基础，且未来的内存架构会为下一个十年的游戏、图形和多核计算应用提供增强的性能、更高且可扩展的数据带宽、面积优化和提高的信号完整性。 背景构建更快的、基于多核处理器的系统需要大幅提升围绕单核处理器构建的系统的内存性能。没有充足的带宽，内存系统将会是让下一代消费和计算系统达到所需的理想性能的绊脚石。例如，图形处理器当前需要高达 128GB/s 的内存带宽，而在不久的将来将需要 500GB/s 的带宽。当前一代的游戏系统使用 25GB/s 到 50GB/s 的内存带宽。在接下来的 4 - 5 年中，图形和游戏控制台将会把内存带宽需求推动到 1TB/s。 创新技术Rambus 的创新 32 倍频数据率技术在每次输入输出时，每时钟周期传输 32 个数据位，而传统的 2 倍频数据率内存系统在每次输入输出时，每时钟周期仅传输 2 个数据位。2 倍频数据率内存架构使用 500MHz 时钟可实现每秒一千兆位的传输率，而 32 倍频数据率内存架构使用相同的 500MHz 时钟可实现 16Gbps 的信令率，结果令人震惊。
Rambus Terabyte Bandwidth Initiative 还展示了业界首个全差分内存架构 (FDMA)。在 FDMA 中，数据路径和命令/地址通道都采用差分信令技术，以提供内存控制器和 DRAM 之间强大的通信。通过将数据信号从单端架构转换到差分方案，Rambus 率先推出了高速差分内存信令，并且还在其 XDR™ DRAM 设计中使用了信令技术。差分信令本身减少了干扰噪声，例如同步开关输出 (SSO)、串扰和电磁干扰 (EMI)。Rambus 在 Terabyte Bandwidth Initiative 中扩展了对差分信令的使用，以在包括数据信号的同时，还包括命令/地址信号，从而提高信号完整性和增强性能。 Terabyte Bandwidth Initiative 的第三个特色创新技术是 FlexLink C/A。FlexLink C/A 采用业界首个全速、可扩展、点对点命令/地址链接。FlexLink C/A 以 16Gbps 的速率运行，减少了 DRAM 和内存控制器上所需的信号脚数。1Gb 的 DDR2 设备需要 28 条线来连接内存控制器和 DRAM 之间的命令/地址链接，相比之下，FlexLink C/A 仅用两条连接线就实现了完整的 16Gbps 的命令/地址链接。此串行、可扩展链接也通过每个 DRAM 一个的命令/地址链接提供优质的访问和可扩展的容量。FlexLink C/A 的串行连接还减少了面积、功耗和脚数，并降低了总体系统成本。 优势通过 32 倍数据率、FDMA、FlexLink C/A 以及其他将通过 Terabyte Bandwidth Initiative 开发的创新技术，Rambus 为 TB 级内存架构奠定了基础。未来的 SoC 与 16 台 DRAM 设备连接，每个 SoC 使用 4 字节宽的接口以 16Gbps 的速率运行，并且将实现每秒 1TB 的内存带宽，令人惊叹不已。通过 Terabyte Bandwidth Initiative 及其后续产品，Rambus 使其客户能够开发新一代的消费和计算产品，可丰富全球消费者的生活。
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